文章来源：MEMS

导读

随着人工智能（AI）、机器学习（ML）和高性能计算（HPC）的规模和复杂度持续攀升，传统电互连在带宽密度、能效与传输距离等方面愈发逼近物理极限。电 I/O 的能耗随着速率和通道长度成倍增长，已经难以支撑多芯片、多机架的大规模算力系统。为了满足未来算力网络对数十 Tb/s 级别带宽与 sub-pJ/bit 能效的需求，光互连正从过去“可选的性能增强方案”快速演变为数据中心和 AI 计算系统的必然基础设施。在这一背景下，硅光子技术凭借高带宽、低延迟、强抗干扰以及与 CMOS 工艺的天然兼容性，成为推动这场互连革命的关键力量。片上激光器、微环调制器（MRM）、高速光电探测器和低损耗波导等核心器件的快速进步，使硅光子平台得以逐步渗透从短距链路到封装内互连的多个层级，正在重塑未来计算系统的体系结构。

近日，沙特阿卜杜拉国王科技大学（KAUST）万雅婷助理教授与其团队博士生 William He，与英特尔（Intel）Haisheng Rong 团队、德州大学奥斯汀分校（UT Austin）David Pan 教授，以及加州大学圣塔芭芭拉分校（UCSB）John E. Bowers 教授合作，在Nature Reviews Electrical Engineering 发表题为 “Integrating silicon photonics with complementary metal–oxide–semiconductor technologies”的长篇综述。文章系统归纳硅光子 × CMOS 协同的前沿突破，涵盖片上光源、光放大器、调制器、探测器、多材料异质集成、三维光电堆叠、光电封装以及电光协同设计等方向，并给出实现 亚皮焦/bit 光互连、片上光互连与光计算接口的核心路径。

硅光子技术的发展正在围绕片上激光器、调制器、探测器、放大器、波导与光纤耦合结构等关键器件全面突破，构建起更加成熟、可扩展且系统级可集成的片上光子平台。

在光源方向，由于硅本身是间接带隙材料，早期硅光系统只能依赖外置激光器，导致对准、耦合和热管理成本居高不下。随着异质集成技术的成熟，III–V 材料成功在硅片上实现键合，形成的片上 III–V/Si 激光器已经在数以百万计的商用收发器中量产部署。依托硅制造工艺的高精度与 III–V 材料优异的增益特性，这类激光器在线宽、可调谐范围、无需隔离器的反馈稳定性以及批量一致性方面全面超越传统在 III–V 基底上生长的 native-substrate 激光器。进一步引入量子点（QD）材料后，片上激光器的可靠性与高温性能显著提升。QD 激光器具备低线宽增强因子、高温连续工作能力、低阈值电流和卓越的抗反馈能力，使其即便在无隔离器的条件下也能保持稳定输出，在 CPO 与片上光互连等应用中展现出突出优势，逐步挑战传统外置激光器在散热与可更换性方面的固有地位。

在调制器方面，传统硅调制器长期以MZI结构为主，但其尺寸大、功耗高的特点正逐渐成为高带宽互连的瓶颈。微环调制器（MRM）因其高调制效率和极小的器件面积，正成为实现低功耗高密度片上互连的核心方案。然而，MRM对温度漂移极为敏感，与外置激光器之间微小的温差即可导致共振失配，需要大量热调谐能耗进行补偿。随着激光器朝片上集成发展，激光与微环处于同一热环境，可实现同步热漂移，从根本上缓解 MRM 的温控负担，提高链路稳定性。与此同时，薄膜铌酸锂（LN）、钛酸钡（BTO）、ITO等高速材料在硅光平台上展现出突破性带宽潜力，但要与片上激光器和锗探测器共同纳入 CMOS 兼容的晶圆级工艺仍存在显著材料与工艺协同挑战。

在探测器方向，目前数据中心的主流仍是成熟的Ge-on-Si波导探测器，在带宽、稳定性及CMOS兼容性方面已形成完善产业链。近年来，全硅探测器利用双光子吸收、缺陷吸收、光子辅助隧穿与雪崩效应等机制，突破了硅材料在通信波段的吸收限制，实现高速检测并具备低成本和高度阵列化的优势。量子点光电探测器（QD-PD）则进一步推动片上探测能力提升，其极低暗电流与QD激光器共享外延平台，使得片上光源与探测器能够在统一工艺流程中共加工，为实现真正意义上的高密度片上集成收发器提供了重要方向。

随着片上链路长度不断增加，片上放大器在大型硅光系统中愈发重要。异质集成的 SOA 已能与片上激光器共用工艺流程，可在光路损耗较高的位置灵活配置，从而降低激光器功耗并改善系统能效。低维量子结构的应用将 SOA 噪声系数降低至约 5 dB，通过噪声抑制设计甚至可进一步降至 3.7 dB，接近光纤放大器的水平。同时，采用 CMOS 兼容工艺沉积的掺铒材料也逐步成熟，掺铒铝氧化物能够实现窄线宽片上激光，而掺铒 Si₃N₄ 波导已展示超过 30 dB 的小信号增益和百毫瓦级输出，为宽带 DWDM 链路和片上光梳系统提供了新的放大方案。

在无源传输方面，硅波导已通过工艺优化将损耗降至 0.2 dB/cm，可在晶圆级稳定制备交叉、MMI、阵列波导与光栅等丰富的片上光学组件。对于需要更长传输、高功率承载或高 Q 腔应用的场景，Si₃N₄ 波导以低至 0.034 dB/m 的极低损耗、宽透明窗口、低热光系数等特性成为关键补充，适用于片上激光器、频梳等高性能应用。

光纤到芯片的耦合同样决定整个光链路的损耗与封装成本。光栅耦合器（GC）便于晶圆级测试、阵列布局与表面耦合，是硅光平台的重要组成部分；通过结构优化，其损耗已可低于 1 dB，带宽超过 100 nm。边缘耦合器（EC）则具有更宽带、低损耗与偏振不敏感等优势，但受限于只能沿芯片边缘布置，难以实现大规模阵列。为此，新型混合耦合策略逐渐兴起，例如结合 Si₃N₄ 平台上的微透镜和 90° 光束折返结构，可同时实现宽带、低损耗和多排光纤阵列的高密度耦合，为下一代光互连提供了灵活可扩展的方案。

通过上述核心器件的持续突破，硅光平台已经具备从光源、调制、探测到放大、路由与封装耦合的全链路能力，为片上光互连、CPO 架构、光计算与量子光子学等应用奠定了坚实基础，为未来大规模光电系统的演进打开了更广阔的空间。

硅光子平台无法依靠单一材料同时实现高效激光、宽带调制、灵敏探测与超低损耗路由，因此构建多材料协同的集成体系成为推动硅光技术持续演进的关键方向。围绕不同材料体系的增益、带宽与工艺兼容性，业界逐渐形成了三大技术路线：混合集成（Hybrid）、异质集成（Heterogeneous）以及单片外延（Monolithic），并在近期向三维多层堆叠方向加速拓展。

在工业界最广泛采用的混合集成方案中，电子芯片和光子芯片通常采用各自最适合的制程独立制造，再通过芯片级封装实现互连。早期的混合集成依赖光纤耦合的离片激光器，需要复杂的精密对准、光隔离与极低容差的装配，模式失配与热管理也成为制约其扩展性的关键问题。随着封装能力的提升，直接芯片对芯片（chip-to-chip）的耦合方式逐渐成熟，包括利用倾斜刻面结合光栅进行垂直耦合、通过对准柱实现边耦合、或采用光子线键合补偿芯片位置误差。其中，flip-chip 互连因其预检测能力、微米级精确放置以及高密度凸点阵列而受到高度关注，已在多种片上光源集成方案中规模使用。然而，III–V 激光器较大的发散角仍会带来模场匹配压力，常需要引入转换结构才能实现与硅波导的高效率耦合，使混合集成在大规模与高密度条件下仍面临物理限制。

相比之下，异质集成技术通过将不同材料直接键合到硅或 Si₃N₄ 基底上，使芯片可以在晶圆级进行光刻加工，从而实现更高的对准精度、更低的耦合损耗和更强的可扩展性。以薄膜键合为代表的技术可在硅片上实现 III–V、TFLN、Si₃N₄ 等多材料的单片式加工，显著提升了光源阵列的均匀性、可靠性及大规模生产能力。III–V/Si 异质激光器已在数百万级光模块中进入量产，而顺序晶圆键合、聚合物键合与金属键合等不同工艺也为跨波段、跨材料的集成带来高度灵活性。通过多层键合实现的 III–V/Si/Si₃N₄ 架构，进一步结合了带宽宽、损耗低、稳定性高的优势，使硅光平台能够覆盖从近红外到中红外的宽广波段。微转移印刷技术则将晶圆级的灵活性推向更高水平，可将预测试的 III–V 微器件以“拼图式”方式快速转移到硅光子晶圆上，为具有不同功能的复杂光电异构系统提供了高自由度的集成手段。

单片外延是另一条重要路线，即直接在硅基底上外延生长 III–V 材料，实现真正意义上的单片光源与材料级融合。尽管受到晶格失配、热膨胀差异和极性不一致的限制，研究者通过位错过滤层、应变捕获层、V 型刻蚀槽模板以及使用 GaP-on-Si 等 CMOS 兼容基底等手段显著降低了缺陷密度，使 III–V/Si 外延激光器的性能快速逼近传统 III–V 基底器件。特别是量子点（QD）结构的引入，使外延片上激光器具备极高的缺陷容忍度与优越的温度稳定性，使其在阈值电流、寿命和反馈抗性方面不断取得突破。随着外延工艺在 300 mm 硅片上的进展，单片外延也正成为未来最低成本、高热效率集成的潜在终极路径。

随着硅光平台的规模不断扩大与系统架构复杂度提升，多材料集成正从平面结构向三维多层堆叠加速演变。通过将 Si、Si₃N₄、TFLN、相变材料（PCM）、稀土薄膜等在垂直方向上多层整合，可以在极小的占用面积内同时实现光源、调制、非线性、放大与可重构计算等功能，从而突破光路密度、波导损耗与器件面积的二维极限。采用 III–V/Si 异质键合与超低损耗 Si₃N₄ 波导叠层的 3D 片上激光器更已达到接近光纤激光器的线宽与噪声水平，为片上光梳、微波光子与频率合成带来系统级的新能力。

总体来看，多材料集成已经成为硅光子技术实现下一代带宽、能效与功能扩展的核心驱动力。未来的主旋律将集中在两条路径上：一是片上激光器的大规模集成，通过异质键合、微转移印刷和单片外延进一步提升硅光链路的能效与可扩展性；二是三维多层硅光堆叠，以垂直方向集成更多主动与被动功能，突破平面版图限制，构建真正意义上的光电系统级平台。这两大趋势将决定硅光子技术在数据中心互连、AI 计算、光计算和量子信息等未来关键领域的发展格局。

硅光器件的真正性能释放离不开先进 CMOS 电路的深度协同。无论是调制器所需的高速驱动，探测器的数据恢复，还是激光阵列的偏置与稳定控制，最终都由 CMOS 电路决定链路的带宽、能效与可靠性。数字信号处理（DSP）、SerDes、高速驱动器、TIA 以及偏置/热控单元构成了光链路的电子基础设施，它们共同塑造了系统的能效天花板。

在长距与城域通信中，DSP 通过色散补偿、偏振控制与非线性补偿显著提升链路容量，而 SerDes 则负责在 200 Gb/s 级速率下保持时钟与数据信号的完整性。在短距互连中，IMDD 架构通过削减 DSP 和 FEC 的复杂度实现更低功耗，但仍依赖高速 SerDes 进行均衡和时钟恢复。无论是何种链路形式，DSP 决定通信距离，SerDes 决定电光域转换能力，电子与光子之间的协同始终是系统级性能的核心。

为了驱动调制器、探测器与片上激光器，CMOS 电路必须满足严格的电压与速度要求。MRM、PD、激光器与 SOA 均需要工作在 CMOS 可兼容的供电轨上，因此高速驱动器通常采用两级结构：预驱动将 CMOS 亚伏级信号提升至中间电平，而主驱动产生 1.8–3.6 Vpp 的调制电压以维持高品质光调制。先进 CMOS 工艺节点需要在更薄栅氧、跨电压域和高速摆率之间取得平衡，常用的 stacked-transistor 拓扑可以在保持 CMOS 兼容性的同时输出接近双倍供电的调制幅度。与此同时，热控与偏置管理电路通过厚氧化层晶体管向 MRM、PD、激光器和 SOA 提供精确的工作点调节，使整个光链路保持稳定的波长对准和功率分布。特别是微环的热调谐单元（TCU），已能够通过片上光电流监测实现皮米级的共振匹配，避免了外置监测光电二极管的复杂接口，使得大规模 DWDM 通道的稳定运行成为可能。

高性能接收链路同样依赖 CMOS 电子技术的持续演进。Ge 探测器输出的微弱光电流首先经过低噪声、高带宽的 TIA 放大，其噪声底和转换增益定义了链路的最小可探测功率。后级均衡、采样保持与锁相结构负责校正带宽限制、恢复数据眼图并输出 CMOS 逻辑信号。随着 CMOS 工艺缩小，TIA 的功耗已下降至 0.1 pJ/bit 水平，完整的高速接收链路亦可在 1–4 pJ/bit 区间运行，而最新 DWDM 发射链路在 25 Gb/s 速率下功耗仅为 0.8 pJ/bit。这些结果表明，随着 CMOS 工艺的进一步演进，光链路的能耗仍有显著下降空间。

在系统架构层面，电子电路的能力直接决定光链路的构建方式。提升每通道符号率可以减少波长数量，但会提高 CMOS 驱动与 DSP 的功耗；而维持中等符号率、增加波长数量则提升光子集成度、减轻电子瓶颈，却对片上激光阵列、解复用结构与热管理提出更高要求。多通道 DWDM 阵列架构正在成为主流，因为片上 DFB 激光阵列、SOA 放大单元、MRM 调制器与高速探测器已经能够在同一光子芯片上协同工作，通过短程互连与 CPO 架构降低电通道损耗，从而在保持能效的同时实现更高带宽密度。

未来要实现 pJ/bit 级乃至 sub-pJ/bit 的光互连，激光器需达到 10–20 fJ/bit 的壁插效率，驱动器与 TIA 需在 tens-mW 水平保持高速工作，且电子链路必须在噪声、热漂移、电压域跨接等方面与光器件共同优化。CMOS 电路在其中将承担电压转换、跨域驱动、热稳定管理、信号恢复与均衡等关键任务，是连接器件性能与系统架构的关键纽带。随着电子—光子协同设计的深入推进，这些技术将直接支撑下一代 AI 训练系统、片上光计算链路与 CPO 交换芯片的能效目标，使硅光真正成为算力基础设施的一部分。

随着数据流量与算力需求持续攀升，电子芯片（EIC）与光子芯片（PIC）之间采用何种集成方式，正成为决定光互连性能的系统级关键点。从单片集成到 2D、2.5D 与 3D 的混合集成，不同路线在带宽密度、热管理、良率与成本之间展现出各自的取舍，形成了当前硅光封装技术的完整技术谱系。

单片电子–光子集成（Monolithic EPIC）被视为最理想的路线：光子器件与电子电路共享同一CMOS工艺节点，理论上可实现几乎“无寄生”的紧耦合，并最大化减少凸点互连带来的带宽与功耗损失。然而，光子器件的尺寸远大于先进CMOS晶体管，使其难以在 7 nm 等先进节点中实现有效布局；而若退回至 45 nm、32 nm 等老节点，则会显著牺牲电子速度、能效与晶体管性能。同时，光子与电子在材料堆叠、热预算和工艺周期上的要求并不兼容，使得单片 EPIC 的制造成本高企、扩展性受限。目前该路线仍处于持续探索阶段，仅在局部器件和小规模 EPIC 系统中实现示范。

为在性能与manufacturability之间取得平衡，工业界主流仍是混合集成，即让电子与光子分别使用最适合的工艺节点制造，再在封装体系中实现高密度互连。二维（2D）集成将 EIC 与 PIC 并排放置，工艺简单但受限于 wirebond 的寄生电感、信号反射与带宽瓶颈；随着速率提升，2.5D 集成通过硅中介层或重布线层承载高速互连，不仅显著提升带宽密度、降低延迟，还避免了 3D 堆叠的散热难题，因此成为高性能光模块和 AI 加速器之间最平衡的方案之一。三维（3D）集成则通过 TSV、铜柱与微凸点实现 EIC 与 PIC 的垂直堆叠，使互连长度缩短至微米级，大幅降低能耗与延迟。随着键合与对准工艺不断进步，3D 集成已接近可规模化部署，但散热路径变窄、对准容差收紧及跨材料热失配等因素仍需进一步解决。

在系统级架构层面，光互连封装也正从“模块级”向“芯片级”加速靠拢。可插拔光模块（Pluggable）因成熟度高而长年主导数据中心，但随着速率提升，其铜迹线损耗与散热问题越发突出。板上光学（OBO）通过将光引擎放置在主板上可显著缩短电互连路径，但占用 PCB 面积大、系统整合能力有限。进一步的共封装光学（CPO）则将光引擎与交换芯片并置，使电通道缩短至毫米级，实现近 40 倍的带宽密度提升与超过 30% 的系统能效改善。随着 12.8 Tb/s 级 CPO 系统已进入原型与早期商用阶段，CPO 也被普遍视为下一代高性能交换芯片与 AI 网络的关键方向。同时，线性驱动可插拔（LPO）通过移除模块内 retimer，进一步降低功耗并改善延迟，为现有光模块升级带来新的路径。

展望未来，随着算力系统对符号率、端到端延迟与能效提出更高要求，光与电将进一步在垂直方向深度融合，从异构芯片的混合集成迈向真正三维的光电系统级封装（EPIC）。片上激光器、调制器、探测器与 CMOS 电路将在多层堆叠中协同工作，光、电、热与机械结构需要在系统设计阶段共同优化，以在微小的封装体积内同时实现高带宽、低能耗与高可靠性。随着晶圆级键合、微 bump、亚微米级对准、热界面材料与封装流程标准化逐步成熟，三维光电封装正被视为面向 AI 超算网络、CPO 交换系统以及未来光计算平台的关键基础设施。

随着器件与工艺的成熟，硅光子技术正从传统数据通信快速走向更广阔的计算、传感与量子信息领域。大规模 AI 模型训练需要连接数以万计的加速芯片，其对带宽密度、延迟与能效的要求已远超电子互连的物理极限。硅光互连可在 sub-pJ/bit 的能耗下实现高带宽传输，将链路延迟压缩至 10 ns 级别，正在成为未来 AI 加速器、CPO 交换芯片和光计算接口的关键底层技术。

在计算与智能加速方向，利用 MZI、MRR、MMI、光频梳和相变材料等构建的片上光学张量核已可实现 Tb/s 级的光计算吞吐，展现出远超电子计算的并行度与能效优势。伴随片上激光器、MMI 光学网络和相干干涉单元的发展，硅光子技术已逐渐进入神经形态计算、低延迟张量处理与 CPU-to-CPU 光互连等前沿领域。在量子信息方向，低损耗波导、高相干片上激光器与高 Q 微腔的成熟，使量子光源、量子干涉网络和可扩展量子链路走向工程化，为量子通信和量子计算提供可集成的硅基平台。

从系统堆栈的角度看，硅光子与 CMOS 的深度协同正在全链路加速。异质键合、微转移印刷、单片外延拓展了可集成材料与波长范围，3D 多层光电堆叠打破了平面光路的密度瓶颈，使更多主动与被动器件能够在垂直方向集成。与此同时，封装路线正从可插拔、OBO 向 CPO 演进，并逐步迈向集成光源的三维光电封装，以满足未来高带宽体系对能效和面积的双重要求。

未来的发展仍面临多项关键挑战。片上光梳将在 DWDM 扩展中发挥核心作用；晶圆级老化、测试与可靠性控制对于产业规模化至关重要；更细节距的 3D 集成与 chiplet 化协同将突破版图与互连长度的限制；同时，硅光子固有的模拟特性使得容差设计、后加工调谐和良率工程比以往更加重要。薄膜铌酸锂、Ge-on-Si、二维材料与磁光材料等新介质为调制、放大和非线性处理带来新能力，但也增加了工艺模块化、接口标准化和良率平衡的复杂度。

总体而言，硅光子技术正从“提升通信带宽的配角”走向“计算与互连体系结构的核心基础设施”。随着符号率提升到百吉波特以上、系统延迟进一步降低、光电互连密度持续攀升，硅光子将在未来十年支撑 AI 计算、光计算互连、神经形态加速、精密传感与量子信息等关键领域的性能跃升，成为下一代算力系统的关键支柱。